SPC5746CSK1AMKU6 NXP
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SPC5746CSK1AMKU6 NXP
• 1 × 160 MHz Power Architecture® e200z4 32-Bit-CPU mit zwei Ausgaben – Gleitkommaoperationen mit einfacher Genauigkeit – 8 KB Befehls-Cache und 4 KB Daten-Cache – Codierung mit variabler Länge (VLE) für signifikante Verbesserungen der Codedichte • 1 x 80 MHz Power Architecture® e200z2 32-Bit-CPU mit einem Problem – Verwendung von Codierung mit variabler Länge (VLE) für eine deutliche Reduzierung des Code-Footprints • End-to-End-ECC – Alle Busmaster, Zum Beispiel generieren Kerne für jede Bustransaktion einen einzigen Fehlerkorrektur- und Doppelfehlererkennungscode (Double Error Detection) – SECDED deckt 64-Bit-Daten und 29-Bit-Adressen ab • Speicherschnittstellen – 3 MB On-Chip-Flash-Speicher, der mit dem Flash-Speichercontroller unterstützt wird – 3 x Flash-Speicher-Seitenpuffer (3-Port-Flash-Speichercontroller) – 384 KB On-Chip-SRAM über drei RAM-Ports • Taktschnittstellen – 8-40 MHz externer Quarz (FXOSC) – 16 MHz IRC (FIRC) – 128 KHz IRC (SIRC) – 32 KHz externer Quarz (SXOSC) – Clock Monitor Unit (CMU) – Frequenzmodulierte Phasenregelschleife (FMPLL) – Echtzeitzähler (RTC) • System Memory Protection Unit (SMPU) mit bis zu 32 Region-Deskriptoren und 16-Byte-Regionsgranularität • 16 Semaphoren zur Verwaltung des Zugriffs auf gemeinsam genutzte Ressourcen • Interrupt-Controller (INTC), der Interrupts an jede CPU weiterleiten kann • Crossbar-Switch-Architektur für den gleichzeitigen Zugriff auf Peripheriegeräte, Flash-Speicher und RAM von mehreren Bus-Mastern
• 1 × 160 MHz Power Architecture® e200z4 32-Bit-CPU mit zwei Ausgaben – Gleitkommaoperationen mit einfacher Genauigkeit – 8 KB Befehls-Cache und 4 KB Daten-Cache – Codierung mit variabler Länge (VLE) für signifikante Verbesserungen der Codedichte • 1 x 80 MHz Power Architecture® e200z2 32-Bit-CPU mit einem Problem – Verwendung von Codierung mit variabler Länge (VLE) für eine deutliche Reduzierung des Code-Footprints • End-to-End-ECC – Alle Busmaster, Zum Beispiel generieren Kerne für jede Bustransaktion einen einzigen Fehlerkorrektur- und Doppelfehlererkennungscode (Double Error Detection) – SECDED deckt 64-Bit-Daten und 29-Bit-Adressen ab • Speicherschnittstellen – 3 MB On-Chip-Flash-Speicher, der mit dem Flash-Speichercontroller unterstützt wird – 3 x Flash-Speicher-Seitenpuffer (3-Port-Flash-Speichercontroller) – 384 KB On-Chip-SRAM über drei RAM-Ports • Taktschnittstellen – 8-40 MHz externer Quarz (FXOSC) – 16 MHz IRC (FIRC) – 128 KHz IRC (SIRC) – 32 KHz externer Quarz (SXOSC) – Clock Monitor Unit (CMU) – Frequenzmodulierte Phasenregelschleife (FMPLL) – Echtzeitzähler (RTC) • System Memory Protection Unit (SMPU) mit bis zu 32 Region-Deskriptoren und 16-Byte-Regionsgranularität • 16 Semaphoren zur Verwaltung des Zugriffs auf gemeinsam genutzte Ressourcen • Interrupt-Controller (INTC), der Interrupts an jede CPU weiterleiten kann • Crossbar-Switch-Architektur für den gleichzeitigen Zugriff auf Peripheriegeräte, Flash-Speicher und RAM von mehreren Bus-Mastern
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