SPC5634MF2MLQ80 NXP
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SPC5634MF2MLQ80 NXP
• Betriebsparameter – Vollständig statischer Betrieb, 0 MHz – 80 MHz (plus 2 % Frequenzmodulation – 82 MHz) – Betriebsbereich von –40 °C bis 150 C – Geringer Stromverbrauch – Weniger als 400 mW Verlustleistung (nominal) – Ausgelegt für dynamisches Energiemanagement von Kern und Peripheriegeräten – Softwaregesteuertes Taktgating von Peripheriegeräten – Low-Power-Stop-Modus, bei dem alle Takte gestoppt werden – Hergestellt im 90-nm-Prozess – 1,2 V interne Logik – Einzelnes Netzteil mit 5,0 V 5 % ( 4,5 V bis 5,25 V) mit internem Regler zur Bereitstellung von 3,3 V und 1,2 V für den Kern – Ein- und Ausgangspins mit 5,0 V 5 % (4,5 V bis 5,25 V) Bereich – 35 %/65 % VDDE CMOS-Schaltpegel (mit Hysterese) – Wählbare Hysterese – Wählbare Anstiegsratensteuerung – Nexus-Pins mit 3,3-V-Versorgung – Entwickelt mit EMI-Reduktionstechniken – Phasenregelkreis – Frequenzmodulation der Systemtaktfrequenz – On-Chip-Bypass-Kapazität – Wählbare Anstiegsrate und Laufwerksstärke • Leistungsstarker e200z335 Core-Prozessor – 32-Bit-Power Architecture Book E-Programmiermodell – Verbesserungen bei der Codierung mit variabler Länge – Ermöglicht die optionale Codierung des Power Architecture-Befehlssatzes in gemischten 16- und 32-Bit-Befehlen – Führt zu einer geringeren Codegröße – 32-Bit-CPU mit einem einzigen Problem – Ausführung und Stilllegung in der Reihenfolge – Präzise Ausnahmebehandlung – Branch-Verarbeitungseinheit – Dedizierter Addierer zur Berechnung von Branch-Adressen – Branch Beschleunigung mit Branch Lookahead Instruction Buffer — Lade-/Speichereinheit – Ladelatenz bei einem Zyklus – Vollständig pipelined – Unterstützung für Big und Little Endian – Unterstützung für falsch ausgerichteten Zugriff – Keine Load-to-Use-Pipeline-Blasen — Zweiunddreißig 64-Bit-Allzweckregister (GPRs) — Speicherverwaltungseinheit (MMU) mit vollständig assoziativem Translations-Look-Aside-Puffer (TLB) mit 16 Einträgen — Separater Befehlsbus und Last-/Speicherbus — Unterstützung für vektorisierte Interrupts — Interrupt-Latenz < 120 ns @ 80 MHz (measured from interrupt request to execution of first instruction of interrupt exception handler)
• Betriebsparameter – Vollständig statischer Betrieb, 0 MHz – 80 MHz (plus 2 % Frequenzmodulation – 82 MHz) – Betriebsbereich von –40 °C bis 150 C – Geringer Stromverbrauch – Weniger als 400 mW Verlustleistung (nominal) – Ausgelegt für dynamisches Energiemanagement von Kern und Peripheriegeräten – Softwaregesteuertes Taktgating von Peripheriegeräten – Low-Power-Stop-Modus, bei dem alle Takte gestoppt werden – Hergestellt im 90-nm-Prozess – 1,2 V interne Logik – Einzelnes Netzteil mit 5,0 V 5 % ( 4,5 V bis 5,25 V) mit internem Regler zur Bereitstellung von 3,3 V und 1,2 V für den Kern – Ein- und Ausgangspins mit 5,0 V 5 % (4,5 V bis 5,25 V) Bereich – 35 %/65 % VDDE CMOS-Schaltpegel (mit Hysterese) – Wählbare Hysterese – Wählbare Anstiegsratensteuerung – Nexus-Pins mit 3,3-V-Versorgung – Entwickelt mit EMI-Reduktionstechniken – Phasenregelkreis – Frequenzmodulation der Systemtaktfrequenz – On-Chip-Bypass-Kapazität – Wählbare Anstiegsrate und Laufwerksstärke • Leistungsstarker e200z335 Core-Prozessor – 32-Bit-Power Architecture Book E-Programmiermodell – Verbesserungen bei der Codierung mit variabler Länge – Ermöglicht die optionale Codierung des Power Architecture-Befehlssatzes in gemischten 16- und 32-Bit-Befehlen – Führt zu einer geringeren Codegröße – 32-Bit-CPU mit einem einzigen Problem – Ausführung und Stilllegung in der Reihenfolge – Präzise Ausnahmebehandlung – Branch-Verarbeitungseinheit – Dedizierter Addierer zur Berechnung von Branch-Adressen – Branch Beschleunigung mit Branch Lookahead Instruction Buffer — Lade-/Speichereinheit – Ladelatenz bei einem Zyklus – Vollständig pipelined – Unterstützung für Big und Little Endian – Unterstützung für falsch ausgerichteten Zugriff – Keine Load-to-Use-Pipeline-Blasen — Zweiunddreißig 64-Bit-Allzweckregister (GPRs) — Speicherverwaltungseinheit (MMU) mit vollständig assoziativem Translations-Look-Aside-Puffer (TLB) mit 16 Einträgen — Separater Befehlsbus und Last-/Speicherbus — Unterstützung für vektorisierte Interrupts — Interrupt-Latenz < 120 ns @ 80 MHz (measured from interrupt request to execution of first instruction of interrupt exception handler)
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