S912XEG128W1MAA NXP
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S912XEG128W1MAA NXP
• Paging-Funktion zur Unterstützung eines globalen Speicheradressraums von 8 MB
• Bus-Arbitrierung zwischen den Mastern CPU, BDM und XGATE
• Gleichzeitiger Zugriff auf verschiedene Ressourcen1 (interne, externe und periphere Geräte) (siehe Abbildung 3-1 )
• Behebung von Kollisionen mit dem Zugriff auf den Zielbus
• Steuerung des MCU-Betriebsmodus
• MCU-Sicherheitskontrolle
• Separate Speicherzuordnungsschemata für jede Master-CPU, BDM und XGATE
• ROM-Steuerbits zur Ermöglichung der On-Chip-FLASH- oder ROM-Auswahl
• Port-Ersatz registriert die Zugriffskontrolle
• Generierung eines System-Resets, wenn die CPU im Single-Chip-Modus auf eine nicht implementierte Adresse (d.h. eine Adresse, die zu keinem der On-Chip-Module gehört) zugreift
• Paging-Funktion zur Unterstützung eines globalen Speicheradressraums von 8 MB
• Bus-Arbitrierung zwischen den Mastern CPU, BDM und XGATE
• Gleichzeitiger Zugriff auf verschiedene Ressourcen1 (interne, externe und periphere Geräte) (siehe Abbildung 3-1 )
• Behebung von Kollisionen mit dem Zugriff auf den Zielbus
• Steuerung des MCU-Betriebsmodus
• MCU-Sicherheitskontrolle
• Separate Speicherzuordnungsschemata für jede Master-CPU, BDM und XGATE
• ROM-Steuerbits zur Ermöglichung der On-Chip-FLASH- oder ROM-Auswahl
• Port-Ersatz registriert die Zugriffskontrolle
• Generierung eines System-Resets, wenn die CPU im Single-Chip-Modus auf eine nicht implementierte Adresse (d.h. eine Adresse, die zu keinem der On-Chip-Module gehört) zugreift
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