MCIMX6U6AVM08AC NXP
| Verfügbar |
MCIMX6U6AVM08AC NXP
Die i.MX 6Solo/6DualLite Prozessoren basieren auf der Arm Cortex-A9 MPCore Platform, die über folgende Features verfügt:
• Der i.MX 6Solo unterstützt Single Arm Cortex-A9 MPCore (mit TrustZone)
• Der i.MX 6DualLite unterstützt Dual Arm Cortex-A9 MPCore (mit TrustZone)
• Die Kernkonfiguration ist symmetrisch, wobei jeder Kern Folgendes umfasst:
— 32 KByte L1 Befehls-Cache
— 32 KByte L1 Daten-Cache
— Privater Timer und Watchdog
— Cortex-A9 NEON MPE (Media Processing Engine) Co-Prozessor
Der Arm Cortex-A9 MPCore-Komplex umfasst:
• Allgemeiner Interrupt Controller (GIC) mit 128 Interrupt-Unterstützung
• Globaler Timer
• Snoop-Steuereinheit (SCU)
• 512 KB einheitlicher I/D-L2-Cache:
— Wird von einem Kern in i.MX 6Solo verwendet
— Wird von zwei Kernen im i.MX 6DualLite geteilt
• Ausgabe des L2-Caches über zwei Master-AXI-Busschnittstellen
• Frequenz des Kerns (einschließlich NEON- und L1-Cache), gemäß Tabelle 8.
• NEON MPE-Coprozessor
— SIMD-Architektur für die Medienverarbeitung
— NEON-Registerdatei mit 32x64-Bit-Allzweckregistern
— NEON Integer Ausführungspipeline (ALU, Shift, MAC)
– NEON-Dual-Gleitkomma-Ausführungspipeline mit einfacher Genauigkeit (FADD, FMUL)
— NEON-Pipeline laden/speichern und permutieren
Das Speichersystem auf SoC-Ebene besteht aus den folgenden zusätzlichen Komponenten:
— Boot-ROM, einschließlich HAB (96 KB)
— Interner Multimedia-/Shared-RAM mit schnellem Zugriff (OCRAM, 128 KB)
— Sicherer/nicht sicherer RAM (16 KB)
Die i.MX 6Solo/6DualLite Prozessoren basieren auf der Arm Cortex-A9 MPCore Platform, die über folgende Features verfügt:
• Der i.MX 6Solo unterstützt Single Arm Cortex-A9 MPCore (mit TrustZone)
• Der i.MX 6DualLite unterstützt Dual Arm Cortex-A9 MPCore (mit TrustZone)
• Die Kernkonfiguration ist symmetrisch, wobei jeder Kern Folgendes umfasst:
— 32 KByte L1 Befehls-Cache
— 32 KByte L1 Daten-Cache
— Privater Timer und Watchdog
— Cortex-A9 NEON MPE (Media Processing Engine) Co-Prozessor
Der Arm Cortex-A9 MPCore-Komplex umfasst:
• Allgemeiner Interrupt Controller (GIC) mit 128 Interrupt-Unterstützung
• Globaler Timer
• Snoop-Steuereinheit (SCU)
• 512 KB einheitlicher I/D-L2-Cache:
— Wird von einem Kern in i.MX 6Solo verwendet
— Wird von zwei Kernen im i.MX 6DualLite geteilt
• Ausgabe des L2-Caches über zwei Master-AXI-Busschnittstellen
• Frequenz des Kerns (einschließlich NEON- und L1-Cache), gemäß Tabelle 8.
• NEON MPE-Coprozessor
— SIMD-Architektur für die Medienverarbeitung
— NEON-Registerdatei mit 32x64-Bit-Allzweckregistern
— NEON Integer Ausführungspipeline (ALU, Shift, MAC)
– NEON-Dual-Gleitkomma-Ausführungspipeline mit einfacher Genauigkeit (FADD, FMUL)
— NEON-Pipeline laden/speichern und permutieren
Das Speichersystem auf SoC-Ebene besteht aus den folgenden zusätzlichen Komponenten:
— Boot-ROM, einschließlich HAB (96 KB)
— Interner Multimedia-/Shared-RAM mit schnellem Zugriff (OCRAM, 128 KB)
— Sicherer/nicht sicherer RAM (16 KB)
Bitte stellen Sie sicher, dass Ihre Kontaktinformationen korrekt sind. Dein Nachricht wird direkt an den/die Empfänger gesendet werden und öffentlich ausgestellt werden. Wir werden Ihre niemals vertreiben oder verkaufen persönlich Information an Dritte ohne Ihre ausdrückliche Erlaubnis.
