MCIMX6QP6AVT1AB NXP
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MCIMX6QP6AVT1AB NXP
• Arm Cortex-A9 MPCore 4xCPU-Prozessor (mit TrustZone®) • Die Kernkonfiguration ist symmetrisch, wobei jeder Kern Folgendes umfasst: — 32 KByte L1 Befehls-Cache — 32 KByte L1 Daten-Cache
— Privater Timer und Watchdog — Cortex-A9 NEON MPE (Media Processing Engine) Co-Prozessor Der Arm Cortex-A9 MPCore-Komplex umfasst: • General Interrupt Controller (GIC) mit 128-Interrupt-Unterstützung • Globaler Timer • Snoop Control Unit (SCU) • 1 MB einheitlicher I/D-L2-Cache, der von zwei/vier Kernen gemeinsam genutzt wird • Zwei Master AXI (64-Bit) Busschnittstellen, Ausgabe des L2-Caches • Frequenz des Kerns (einschließlich Neon- und L1-Cache) gemäß Tabelle 6. • NEON MPE-Coprozessor – SIMD Media Processing Architecture – NEON-Registerdatei mit 32x64-Bit-Allzweckregistern – NEON Integer Execute Pipeline (ALU, Shift, MAC) – NEON Dual, Single-Precision Floating Point Execute Pipeline (FADD, FMUL) – NEON Load/Store und Permute Pipeline Das SoC-Level-Speichersystem besteht aus den folgenden zusätzlichen Komponenten: • Boot-ROM, einschließlich HAB (96 KB) • Interner Multimedia-/Shared-RAM mit schnellem Zugriff (OCRAM, 512 KB) • Sicherer/nicht sicherer RAM (16 KB) • Externe Speicherschnittstellen: – 16-Bit-, 32-Bit- und 64-Bit-DDR3-1066-, DDR3L-1066- und 1/2 LPDDR2-800-Kanäle, die den DDR-Interleave-Modus unterstützen, für duale x32 LPDDR2 – 8-Bit-NAND-Flash, einschließlich Unterstützung für Raw MLC/SLC, 2 KB, 4 KB und 8 KB Seitengröße, BA-NAND, PBA-NAND, LBA-NAND, OneNAND™ und andere. BCH ECC bis zu 40 Bit. — 16/32-Bit-NOR-Blitz. Alle EIMv2-Pins werden an anderen Schnittstellen gemuxt. — 16/32-Bit-PSRAM, Mobilfunk-RAM Jeder i.MX 6DualPlus/6QuadPlus-Prozessor ermöglicht die folgenden Schnittstellen zu externen Geräten (einige von ihnen sind muxiert und nicht gleichzeitig verfügbar): • Festplattenlaufwerke – SATA II, 3,0 Gbit/s • Displays – Insgesamt fünf Schnittstellen verfügbar. Die Gesamt-Rohpixelrate aller Schnittstellen beträgt bis zu 450 Megapixel/s, 24 bpp. Bis zu vier Schnittstellen können parallel aktiv sein. – Ein paralleler 24-Bit-Display-Port mit bis zu 225 Megapixeln/s (z. B. WUXGA mit 60 Hz oder Dual-HD1080 und WXGA mit 60 Hz) – Serielle LVDS-Ports – Ein Port mit bis zu 170 Megapixeln/s (z. B. WUXGA mit 60 Hz) oder zwei Ports mit jeweils bis zu 85 MP/s – HDMI 1.4-Anschluss – MIPI/DSI, zwei Lanes mit 1 Gbit/s
— Paralleler Kameraanschluss (bis zu 20 Bit und bis zu 240 MHz Spitze) — Serieller Kameraanschluss MIPI CSI-2, der bis zu 1000 Mbit/s/Lane im 1/2/3-Lane-Modus und bis zu 800 Mbit/s/Lane im 4-Lane-Modus unterstützt. Der CSI-2 Receiver-Core kann eine Taktspur und bis zu vier Datenspuren verwalten. Jeder i.MX 6DualPlus/6QuadPlus Prozessor verfügt über vier Lanes. • Erweiterungskarten: — Vier MMC/SD/SDIO-Kartenanschlüsse, die alle Folgendes unterstützen: – 1-Bit- oder 4-Bit-Übertragungsmodus-Spezifikationen für SD- und SDIO-Karten bis zu UHS-I SDR-104-Modus (max. 104 MB/s) – 1-Bit-, 4-Bit- oder 8-Bit-Übertragungsmodus-Spezifikationen für MMC-Karten bis zu 52 MHz sowohl im SDR- als auch im DDR-Modus (max. 104 MB/s) • USB-Anschluss: — Ein High Speed (HS) USB 2.0 OTG (bis zu 480 Mbit/s) mit integriertem HS USB PHY — Drei USB 2.0 (480 Mbit/s) Hosts: – Ein HS-Host mit integriertem High Speed PHY – Zwei HS-Hosts mit integriertem High Speed Inter-Chip (HS-IC) USB PHY • Erweiterung PCI Express Port (PCIe) v2.0 eine Spur — PCI Express (Gen 2.0) Dual-Mode-Komplex, Unterstützung von komplexen Root-Operationen und Endpunktoperationen. Verwendet die x1 PHY-Konfiguration. • Verschiedene IPs und Schnittstellen: — SSI-Block zur Unterstützung von Audio-Sample-Frequenzen bis zu 192 kHz Stereo-Ein- und Ausgänge im I2 S-Modus — ESAI ist in der Lage, Audio-Sample-Frequenzen bis zu 260 kHz im I2S-Modus mit 7.1-Mehrkanal-Ausgängen zu unterstützen — Fünf UARTs mit jeweils bis zu 5,0 Mbit/s: – Bereitstellung einer RS232-Schnittstelle – Unterstützung des 9-Bit-RS485-Multidrop-Modus – Einer der fünf UARTs (UART1) unterstützt 8-Draht, während die anderen vier 4- Draht. Dies liegt an der SoC-IOMUX-Einschränkung, da alle UART-IPs identisch sind. — Fünf eCSPI (Enhanced CSPI) — Drei I2C, Unterstützung von 400 kbit/s — Gigabit-Ethernet-Controller (IEEE1588-konform), 10/100/10001 Mbit/s — Vier Pulsweitenmodulatoren (PWM) — System JTAG Controller (SJC) — GPIO mit Interrupt-Funktionen — 8x8 Key Pad Port (KPP) — Sony Philips Digital Interconnect Format (SPDIF), Rx und Tx — Two Controller Area Network (FlexCAN), jeweils 1 Mbit/s
— Zwei Watchdog-Timer (WDOG) — Audio MUX (AUDMUX) — MLB (MediaLB) bietet Schnittstelle zu den meisten Netzwerken (150 Mbit/s) Die i.MX 6DualPlus/6QuadPlus-Prozessoren integrieren eine fortschrittliche Energieverwaltungseinheit und Controller: • PMU, einschließlich LDO-Netzteile, für On-Chip-Ressourcen • Verwendung eines Temperatursensors zur Überwachung der Chip-Temperatur • Unterstützung von DVFS-Techniken für Energiesparmodi • Verwendung von Software State Retention und Power Gating für Arm und MPE • Unterstützung verschiedener Stufen von System-Energiemodi • Verwendung Flexibles Taktsteuerungsschema Die i.MX 6DualPlus/6QuadPlus-Prozessoren verwenden dedizierte Hardwarebeschleuniger, um die angestrebte Multimedia-Leistung zu erreichen. Die Verwendung von Hardwarebeschleunigern ist ein Schlüsselfaktor, um eine hohe Leistung bei geringem Stromverbrauch zu erzielen, während der CPU-Kern relativ frei für andere Aufgaben ist. Die i.MX 6DualPlus/6QuadPlus-Prozessoren verfügen über die folgenden Hardwarebeschleuniger: • VPU – Video Processing Unit • IPUv3H – Image Processing Unit Version 3H (2 IPUs) • GPU3Dv6 – 3D Graphics Processing Unit (OpenGL ES 3.0) Version 6 • GPU2Dv3 – 2D Graphics Processing Unit (BitBlt) Version 3 • GPUVG – OpenVG 1.1 Graphics Processing Unit • 4 x PRE – Prefetch and Resolve Engine • 2 x PRG – Prefetch and Resolve Gasket • ASRC – Asynchronous Sample Rate Converter Sicherheitsfunktionen werden aktiviert und beschleunigt durch die folgende Hardware: • Arm TrustZone einschließlich der TZ-Architektur (Trennung von Interrupts, Speicherzuordnung usw.) • SJC – System JTAG Controller. Schutz von JTAG vor Debug-Port-Angriffen, indem der Zugriff auf die Debug-Funktionen des Systems reguliert oder blockiert wird. • CAAM – Cryptographic Acceleration and Assurance Module, mit 16 KB sicherem RAM und True and Pseudo Random Number Generator (NIST-zertifiziert) • SNVS – Sicherer nichtflüchtiger Speicher, einschließlich sicherer Echtzeituhr • CSU – Zentrale Sicherheitseinheit. Erweiterung für das IC Identification Module (IIM). Wird während des Bootens und von eFUSEs konfiguriert und bestimmt den Betriebsmodus der Sicherheitsstufe sowie die TZ-Richtlinie. • A-HAB – Advanced High Assurance Boot – HABv4 mit den neuen integrierten Verbesserungen: SHA-256, 2048-Bit-RSA-Schlüssel, Versionskontrollmechanismus, Warmboot, CSU- und TZ-Initialisierung
• Arm Cortex-A9 MPCore 4xCPU-Prozessor (mit TrustZone®) • Die Kernkonfiguration ist symmetrisch, wobei jeder Kern Folgendes umfasst: — 32 KByte L1 Befehls-Cache — 32 KByte L1 Daten-Cache
— Privater Timer und Watchdog — Cortex-A9 NEON MPE (Media Processing Engine) Co-Prozessor Der Arm Cortex-A9 MPCore-Komplex umfasst: • General Interrupt Controller (GIC) mit 128-Interrupt-Unterstützung • Globaler Timer • Snoop Control Unit (SCU) • 1 MB einheitlicher I/D-L2-Cache, der von zwei/vier Kernen gemeinsam genutzt wird • Zwei Master AXI (64-Bit) Busschnittstellen, Ausgabe des L2-Caches • Frequenz des Kerns (einschließlich Neon- und L1-Cache) gemäß Tabelle 6. • NEON MPE-Coprozessor – SIMD Media Processing Architecture – NEON-Registerdatei mit 32x64-Bit-Allzweckregistern – NEON Integer Execute Pipeline (ALU, Shift, MAC) – NEON Dual, Single-Precision Floating Point Execute Pipeline (FADD, FMUL) – NEON Load/Store und Permute Pipeline Das SoC-Level-Speichersystem besteht aus den folgenden zusätzlichen Komponenten: • Boot-ROM, einschließlich HAB (96 KB) • Interner Multimedia-/Shared-RAM mit schnellem Zugriff (OCRAM, 512 KB) • Sicherer/nicht sicherer RAM (16 KB) • Externe Speicherschnittstellen: – 16-Bit-, 32-Bit- und 64-Bit-DDR3-1066-, DDR3L-1066- und 1/2 LPDDR2-800-Kanäle, die den DDR-Interleave-Modus unterstützen, für duale x32 LPDDR2 – 8-Bit-NAND-Flash, einschließlich Unterstützung für Raw MLC/SLC, 2 KB, 4 KB und 8 KB Seitengröße, BA-NAND, PBA-NAND, LBA-NAND, OneNAND™ und andere. BCH ECC bis zu 40 Bit. — 16/32-Bit-NOR-Blitz. Alle EIMv2-Pins werden an anderen Schnittstellen gemuxt. — 16/32-Bit-PSRAM, Mobilfunk-RAM Jeder i.MX 6DualPlus/6QuadPlus-Prozessor ermöglicht die folgenden Schnittstellen zu externen Geräten (einige von ihnen sind muxiert und nicht gleichzeitig verfügbar): • Festplattenlaufwerke – SATA II, 3,0 Gbit/s • Displays – Insgesamt fünf Schnittstellen verfügbar. Die Gesamt-Rohpixelrate aller Schnittstellen beträgt bis zu 450 Megapixel/s, 24 bpp. Bis zu vier Schnittstellen können parallel aktiv sein. – Ein paralleler 24-Bit-Display-Port mit bis zu 225 Megapixeln/s (z. B. WUXGA mit 60 Hz oder Dual-HD1080 und WXGA mit 60 Hz) – Serielle LVDS-Ports – Ein Port mit bis zu 170 Megapixeln/s (z. B. WUXGA mit 60 Hz) oder zwei Ports mit jeweils bis zu 85 MP/s – HDMI 1.4-Anschluss – MIPI/DSI, zwei Lanes mit 1 Gbit/s
— Paralleler Kameraanschluss (bis zu 20 Bit und bis zu 240 MHz Spitze) — Serieller Kameraanschluss MIPI CSI-2, der bis zu 1000 Mbit/s/Lane im 1/2/3-Lane-Modus und bis zu 800 Mbit/s/Lane im 4-Lane-Modus unterstützt. Der CSI-2 Receiver-Core kann eine Taktspur und bis zu vier Datenspuren verwalten. Jeder i.MX 6DualPlus/6QuadPlus Prozessor verfügt über vier Lanes. • Erweiterungskarten: — Vier MMC/SD/SDIO-Kartenanschlüsse, die alle Folgendes unterstützen: – 1-Bit- oder 4-Bit-Übertragungsmodus-Spezifikationen für SD- und SDIO-Karten bis zu UHS-I SDR-104-Modus (max. 104 MB/s) – 1-Bit-, 4-Bit- oder 8-Bit-Übertragungsmodus-Spezifikationen für MMC-Karten bis zu 52 MHz sowohl im SDR- als auch im DDR-Modus (max. 104 MB/s) • USB-Anschluss: — Ein High Speed (HS) USB 2.0 OTG (bis zu 480 Mbit/s) mit integriertem HS USB PHY — Drei USB 2.0 (480 Mbit/s) Hosts: – Ein HS-Host mit integriertem High Speed PHY – Zwei HS-Hosts mit integriertem High Speed Inter-Chip (HS-IC) USB PHY • Erweiterung PCI Express Port (PCIe) v2.0 eine Spur — PCI Express (Gen 2.0) Dual-Mode-Komplex, Unterstützung von komplexen Root-Operationen und Endpunktoperationen. Verwendet die x1 PHY-Konfiguration. • Verschiedene IPs und Schnittstellen: — SSI-Block zur Unterstützung von Audio-Sample-Frequenzen bis zu 192 kHz Stereo-Ein- und Ausgänge im I2 S-Modus — ESAI ist in der Lage, Audio-Sample-Frequenzen bis zu 260 kHz im I2S-Modus mit 7.1-Mehrkanal-Ausgängen zu unterstützen — Fünf UARTs mit jeweils bis zu 5,0 Mbit/s: – Bereitstellung einer RS232-Schnittstelle – Unterstützung des 9-Bit-RS485-Multidrop-Modus – Einer der fünf UARTs (UART1) unterstützt 8-Draht, während die anderen vier 4- Draht. Dies liegt an der SoC-IOMUX-Einschränkung, da alle UART-IPs identisch sind. — Fünf eCSPI (Enhanced CSPI) — Drei I2C, Unterstützung von 400 kbit/s — Gigabit-Ethernet-Controller (IEEE1588-konform), 10/100/10001 Mbit/s — Vier Pulsweitenmodulatoren (PWM) — System JTAG Controller (SJC) — GPIO mit Interrupt-Funktionen — 8x8 Key Pad Port (KPP) — Sony Philips Digital Interconnect Format (SPDIF), Rx und Tx — Two Controller Area Network (FlexCAN), jeweils 1 Mbit/s
— Zwei Watchdog-Timer (WDOG) — Audio MUX (AUDMUX) — MLB (MediaLB) bietet Schnittstelle zu den meisten Netzwerken (150 Mbit/s) Die i.MX 6DualPlus/6QuadPlus-Prozessoren integrieren eine fortschrittliche Energieverwaltungseinheit und Controller: • PMU, einschließlich LDO-Netzteile, für On-Chip-Ressourcen • Verwendung eines Temperatursensors zur Überwachung der Chip-Temperatur • Unterstützung von DVFS-Techniken für Energiesparmodi • Verwendung von Software State Retention und Power Gating für Arm und MPE • Unterstützung verschiedener Stufen von System-Energiemodi • Verwendung Flexibles Taktsteuerungsschema Die i.MX 6DualPlus/6QuadPlus-Prozessoren verwenden dedizierte Hardwarebeschleuniger, um die angestrebte Multimedia-Leistung zu erreichen. Die Verwendung von Hardwarebeschleunigern ist ein Schlüsselfaktor, um eine hohe Leistung bei geringem Stromverbrauch zu erzielen, während der CPU-Kern relativ frei für andere Aufgaben ist. Die i.MX 6DualPlus/6QuadPlus-Prozessoren verfügen über die folgenden Hardwarebeschleuniger: • VPU – Video Processing Unit • IPUv3H – Image Processing Unit Version 3H (2 IPUs) • GPU3Dv6 – 3D Graphics Processing Unit (OpenGL ES 3.0) Version 6 • GPU2Dv3 – 2D Graphics Processing Unit (BitBlt) Version 3 • GPUVG – OpenVG 1.1 Graphics Processing Unit • 4 x PRE – Prefetch and Resolve Engine • 2 x PRG – Prefetch and Resolve Gasket • ASRC – Asynchronous Sample Rate Converter Sicherheitsfunktionen werden aktiviert und beschleunigt durch die folgende Hardware: • Arm TrustZone einschließlich der TZ-Architektur (Trennung von Interrupts, Speicherzuordnung usw.) • SJC – System JTAG Controller. Schutz von JTAG vor Debug-Port-Angriffen, indem der Zugriff auf die Debug-Funktionen des Systems reguliert oder blockiert wird. • CAAM – Cryptographic Acceleration and Assurance Module, mit 16 KB sicherem RAM und True and Pseudo Random Number Generator (NIST-zertifiziert) • SNVS – Sicherer nichtflüchtiger Speicher, einschließlich sicherer Echtzeituhr • CSU – Zentrale Sicherheitseinheit. Erweiterung für das IC Identification Module (IIM). Wird während des Bootens und von eFUSEs konfiguriert und bestimmt den Betriebsmodus der Sicherheitsstufe sowie die TZ-Richtlinie. • A-HAB – Advanced High Assurance Boot – HABv4 mit den neuen integrierten Verbesserungen: SHA-256, 2048-Bit-RSA-Schlüssel, Versionskontrollmechanismus, Warmboot, CSU- und TZ-Initialisierung
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